基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(fieldprogrammablegatearray)设计基于原模图低密度奇偶校验(lowdensityparitycheck,LDPC)码的联合信源信道译码器，信道部分和信源部分都是由原模图LDPC码组成。在原模图LDPC码联合译码器的硬件实现架构中，通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码，译码器信息的迭代更新采用TDMP(Turbodecodingmessagepassing)分层译码算法，采用的归一化最小和算法使得P-JSCD(photograph-basedjointsourceandchanneldecoding)具有部分并行结构。最后，为了降低资源消耗和译码延迟，采用了提前终止迭代策略。基于FPGA平台的硬件实现结果表明，该联合译码器的译码性能非常接近相应的浮点算法，并且最大时钟频率达到193.834MHz，吞吐量为24.44Mbit/s.