%0 Journal Article
%T 基于原模图LDPC码的联合信源信道译码器的硬件实现
%A 卢静
%A 洪少华
%A 吕毅博
%A 王琳
%J 重庆邮电大学学报(自然科学版)
%D 2015
%X 采用FPGA(fieldprogrammablegatearray)设计基于原模图低密度奇偶校验(lowdensityparitycheck,LDPC)码的联合信源信道译码器，信道部分和信源部分都是由原模图LDPC码组成。在原模图LDPC码联合译码器的硬件实现架构中，通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码，译码器信息的迭代更新采用TDMP(Turbodecodingmessagepassing)分层译码算法，采用的归一化最小和算法使得P-JSCD(photograph-basedjointsourceandchanneldecoding)具有部分并行结构。最后，为了降低资源消耗和译码延迟，采用了提前终止迭代策略。基于FPGA平台的硬件实现结果表明，该联合译码器的译码性能非常接近相应的浮点算法，并且最大时钟频率达到193.834MHz，吞吐量为24.44Mbit/s.
%K 联合信源信道译码器(JSCD)
%K 原模图LDPC码
%K 准循环扩展
%K FPGA
%U http://journal.cqupt.edu.cn/jcuptnse/jcuptnse/ch/reader/view_abstract.aspx?file_no=20150612&flag=1