RS码译码器的VLSI设计

？本文主要研究RS码译码器的VLSI设计优化方法。分析RS码译码算法的原理，将适合计算机仿真计算的算法转换成适合硬件实现的结构，并对其进行优化。设计并实现在FPGA上可以工作在10MHz时钟频率下的单周期硬件译码器。