An IP Core Design for Reconfigurable Parameter High-Speed Reed-SolomonEncoder/Decoder on FPGA
基于FPGA自适应高速RS编译码器的IP核设计

Keywords: Euclid算法,有限域乘法,IP核,流水线结构,VDHL语言

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Abstract:

针对IP核设计方法讨论了一种可动态配置编码方案的高吞吐率RS编译码器<该编译码器采用Euclid 算法实现译码,编译码过程采用流水线结构提高速率。整个设计使用VHDL语言描述，并在Xilinx公司 的Virtex系列上实现验证。

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