Implementation of FPGA-based 8E1 time slot interchange digital switch IP core
基于FPGA的8E1时隙交换的数字交叉IP核的实现

提出了一种基于现场可编程门阵列（FPGA）的数字交叉IP核的设计方法。整个设计使用自顶而下的方 式，VerilogHDL进行描述，并给出了硬件的实现。仿真结果表明：该交叉IP核可以实现256×256无阻塞交 叉矩阵。此法简单，高效，非常适合中小规模的交叉矩阵实现。