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半导体学报 2011
A 6.25 Gbps CMOS 10 B/8 B decoder with pipelined architecture
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Abstract:
8B/10B编码可以提供直流平衡的数据流和足够的0,1翻转以便于时钟恢复,因而目前广泛应用于各种领域。传统的10B/8B解码器设计中,直接根据逻辑表达式利用纯组合逻辑进行解码,这大大地限制了解码器的运行速率。本文提出了一种流水线结构的10B/8B解码器,它有更短的关键路径长度和更高的运行速率。根据这种流水线结构,采用TSMC 0.18um CMOS工艺进行电路设计并流片,版图面积为375um*375um。流片后的测试结果表明此解码器功能正确,速度可达到6.25Gbps,此时1.8V电源电压下,总功耗21.6mW,眼图中峰峰抖动177.8ps。