A 0.8 V low power low phase-noise PLL
一种0.8V低功耗低相位噪声锁相环的设计

本文提出了一种低电压应用的低功耗、低相位噪声锁相环（PLL）。其中压控振荡器（VCO）的工作电压为0.5V，其他模块的工作电压为0.8V。为了适应极低电压下的应用，文中振荡器采用了纯NMOS差分拓扑结构，鉴频鉴相器（PFD）采用改进的预充电结构，而电荷泵（CP）采用新型负反馈结构。预分频电路采用扩展的单相时钟逻辑电路构成，它可以工作在较高的频率下，节省了芯片面积和功耗。此外还采用了去除尾电流源等设计方法来降低相位噪声。采用SMIC 0.13μm RF CMOS工艺，在0.8V电源电压下，测得在整个锁定范围内，最差相位噪声为-112.4dBc/Hz@1MHz，其输出频率范围为3.166~3.383GHz。改进的PFD和新型CP功耗仅为0.39mW，占据的芯片面积仅100μm×100μm。芯片总面积为0.63mm2，在0.8V电源电压下功耗仅为6.54mW 。