%0 Journal Article
%T A 0.8 V low power low phase-noise PLL<br>一种0.8V低功耗低相位噪声锁相环的设计
%A Han Yan
%A Liang Xiao
%A Zhou Haifeng
%A Xie Yinfang
%A Wong Waisum
%A <br>韩雁
%A 梁筱
%A 周海峰
%A 谢银芳
%A 黄威森
%J 半导体学报
%D 2010
%I 
%X 本文提出了一种低电压应用的低功耗、低相位噪声锁相环（PLL）。其中压控振荡器（VCO）的工作电压为0.5V，其他模块的工作电压为0.8V。为了适应极低电压下的应用，文中振荡器采用了纯NMOS差分拓扑结构，鉴频鉴相器（PFD）采用改进的预充电结构，而电荷泵（CP）采用新型负反馈结构。预分频电路采用扩展的单相时钟逻辑电路构成，它可以工作在较高的频率下，节省了芯片面积和功耗。此外还采用了去除尾电流源等设计方法来降低相位噪声。采用SMIC 0.13μm RF CMOS工艺，在0.8V电源电压下，测得在整个锁定范围内，最差相位噪声为-112.4dBc/Hz@1MHz，其输出频率范围为3.166~3.383GHz。改进的PFD和新型CP功耗仅为0.39mW，占据的芯片面积仅100μm×100μm。芯片总面积为0.63mm2，在0.8V电源电压下功耗仅为6.54mW 。
%K phase-locked loop
%K voltage control oscillator
%K low voltage
%K low power
%K low phase noise oindent<br>锁相环，压控振荡器，低电压，低功耗，低相位噪声
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=699F861CDD03E48F7BD1B61D27AE4B6A&yid=140ECF96957D60B2&vid=4AD960B5AD2D111A&iid=5D311CA918CA9A03&sid=EB9A991CF688B1F3&eid=94C357A881DFC066&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=0