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OALib Journal期刊
ISSN: 2333-9721
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2.5Gb/s/ch 0.18μm CMOS Data Recovery Circuit
2.5Gb/s/ch 0.18μm CMOS数据恢复电路

Keywords: data recovery,delay locked loop,bit-synchronization
数据恢复
,延迟锁相环,位同步

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Abstract:

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm^2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.

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