A low jitter PLL clock used for phase change memory
一种适用于相变存储器的低抖动锁相环时钟

本文提出了一种用于相变存储器驱动电路的锁相环时钟电路，该电路在CMOS工艺下集成，可提供低抖动、精确的时钟信号。本设计包括一种动态、双复位结构的鉴频鉴相器、一种新型的低抖动电荷泵、由CMOS 环路振荡器构成的压控振荡器、2阶无源环路滤波器，以及数字分频器。电路采用0.35μm CMOS工艺设计，电源电压5V，功耗20mW。为满足相变存储器的操作要求，输出频率范围控制在1MHz～140MHz。140MHz输出频率下，RMS抖动为28ps，P-P抖动为250ps。