%0 Journal Article
%T A low jitter PLL clock used for phase change memory<br>一种适用于相变存储器的低抖动锁相环时钟
%A Hong Xiao
%A Chen Hongpeng
%A Song Zhitang
%A Cai Daolin
%A Li Xi
%A <br>宏潇
%A 陈后鹏
%A 宋志棠
%A 蔡道林
%A 李喜
%J 半导体学报
%D 2013
%I 
%X 本文提出了一种用于相变存储器驱动电路的锁相环时钟电路，该电路在CMOS工艺下集成，可提供低抖动、精确的时钟信号。本设计包括一种动态、双复位结构的鉴频鉴相器、一种新型的低抖动电荷泵、由CMOS 环路振荡器构成的压控振荡器、2阶无源环路滤波器，以及数字分频器。电路采用0.35μm CMOS工艺设计，电源电压5V，功耗20mW。为满足相变存储器的操作要求，输出频率范围控制在1MHz～140MHz。140MHz输出频率下，RMS抖动为28ps，P-P抖动为250ps。
%K PLL
%K PFD
%K charge pump
%K VCO
%K PCM<br>锁相环，鉴频鉴相器，电荷泵，压控振荡器，相变存储器
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=4D6BB6A422263A45D60A5A5B899BDEA9&yid=FF7AA908D58E97FA&vid=339D79302DF62549&iid=0B39A22176CE99FB&sid=F858B9DAFA5455D1&eid=94C357A881DFC066&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=11