A low leakage power-rail ESD detection circuit with a modified RC network for a 90-nm CMOS process
90纳米CMOS工艺下带改进RC网络的电源轨静电泄放箝位电路

纳米CMOS工艺下的集成电路面临更加严重的栅极可靠性问题，比如静电放电损伤。RC触发的SCR由于其较好的触发效率和泄放能力而被广泛研究。然而，传统RC网络里的MOS电容带来的大的栅极漏电是不希望的。本文提出一种90纳米工艺下带改进RC网络的ESD箝位电路。该电路在25 °C时的漏电流降低至4.6nA。在ESD情况下，SCR的P衬底被注入38.7mA的触发电流，SCR被打开并泄放ESD能量。该电路使用的电容仅为4.2 μm2。仿真结果显示与以往电路相比，本文提出的电路在获得同样触发效率的情况下，节省功耗和版图面积。