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半导体学报 2008
An Improved High Fan-in Domino Circuit for High Performance Microprocessors
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Abstract:
设计实现了一种改进的高扇入多米诺电路结构. 该电路的nMOS下拉网络分为多个块，有效降低了动态节点的电容，同时每一块只需要一个小尺寸的保持管. 由于省去了标准多米诺逻辑中的尾管，有效地提升了该电路的性能. 在0.13μm工艺下对该结构实现的一个64位或门进行模拟，延迟为63.9ps，功耗为32.4μW，面积为115μm2. 与组合多米诺逻辑相比，延迟和功耗分别降低了55%和38%.
