Digital post-calibration of a 5-bit 1.25 GS/s flash ADC
5-bit 1.25GS/s Flash ADC的设计及数字后台校正的实现

-本文设计了一款高速的全并行模数转换器,并基于Volterra级数设计了校正反模型,对此款ADC进行了数字后台校正。首先,基于0.18 CMOS设计了一个采样频率为1.25GHz分辨率为5位的Flash ADC,该ADC采用分布式采保结构对输入信号进行量化。同时,基于Volterra级数,实现了数字后台校正模型的设计,并基于此模型对所设计的高速Flash ADC的非线性进行了补偿和校正。仿真结果表明,ADC的输出信号谐波得到了很好的抑制,当输入信号频率为117.1M时,有效位数达到了4.83bit；当输入信号接近奈奎斯特频率时,有效位数达到了4.74bit。