%0 Journal Article
%T Digital post-calibration of a 5-bit 1.25 GS/s flash ADC<br>5-bit 1.25GS/s Flash ADC的设计及数字后台校正的实现
%A Yang Yang
%A Zhao Xianli
%A Zhong Shun''an
%A Li Guofeng
%A <br>杨阳
%A 赵显利
%A 仲顺安
%A 李国峰
%J 半导体学报
%D 2012
%I 
%X -本文设计了一款高速的全并行模数转换器,并基于Volterra级数设计了校正反模型,对此款ADC进行了数字后台校正。首先,基于0.18 CMOS设计了一个采样频率为1.25GHz分辨率为5位的Flash ADC,该ADC采用分布式采保结构对输入信号进行量化。同时,基于Volterra级数,实现了数字后台校正模型的设计,并基于此模型对所设计的高速Flash ADC的非线性进行了补偿和校正。仿真结果表明,ADC的输出信号谐波得到了很好的抑制,当输入信号频率为117.1M时,有效位数达到了4.83bit；当输入信号接近奈奎斯特频率时,有效位数达到了4.74bit。
%K flash ADC
%K Volterra series
%K digital post-calibration<br>ADC
%K Volterra模型
%K GS
%K 数字校准
%K 闪速
%K Volterra级数
%K 线性化技术
%K 数字转换器
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=4CFB0EE1AD3DD1DFE2C39DD1EA01183C&yid=99E9153A83D4CB11&vid=27746BCEEE58E9DC&iid=0B39A22176CE99FB&sid=8A9694802F6DD21A&eid=94C357A881DFC066&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=8