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半导体学报 2008
A Low Jitter Design of Ring Oscillators in 1.25GHz Serdes
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Abstract:
设计了一种新的用于电压控制振荡器的延迟单元,并与源级耦合差分延时单元的时钟抖动进行了比较.提出了基于低时钟抖动的锁相环环路参数的优化技术.在0.35μm CMOS工艺下进行1.25GHz Serdes流片,测试表明数据率为1.25GHz的高速串联输出的随机抖动均方根为2.3ps(归一化为0.0015UI),随机抖动标准偏差为0.0035UI.在1111100000的数据输出时相位噪声为-120dBc/Hz@100kHz.
