集成电路的连线时延及其在版图设计中的估算

连线时延是新一代集成电路设计的重要课题之一．本文提出一种新的连线时延近似估算法．这种方法基于线网的RC树结构，采用Elmore时延原理，给出了线网在米布线情况下时延的下界估计．它计算简单，精确度好，对时延驱动的版图优化设计具有重要的理论意义和实用价值．