%0 Journal Article %T 集成电路的连线时延及其在版图设计中的估算 %A 陈春鸿 %A 唐璞山 %J 半导体学报 %D 1997 %I %X 连线时延是新一代集成电路设计的重要课题之一.本文提出一种新的连线时延近似估算法.这种方法基于线网的RC树结构,采用Elmore时延原理,给出了线网在米布线情况下时延的下界估计.它计算简单,精确度好,对时延驱动的版图优化设计具有重要的理论意义和实用价值. %K 集成电路 %K 制造工艺 %K 连线时延 %K 版图设计 %U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=5BCF7A55D20E537E&yid=5370399DC954B911&vid=13553B2D12F347E8&iid=DF92D298D3FF1E6E&sid=20ADD38F841C6A4B&eid=FD207D3C5E9776FA&journal_id=1674-4926&journal_name=半导体学报&referenced_num=2&reference_num=1