Analysis and Design of a ΔΣ Modulator for Fractional-N Frequency Synthesis

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型 ΔΣ调制器电路结构新的设计方法,并将其最终实现. 采用了流水线技术和新的CST算法优化多位输入加法器结构，从而降低了整体的复杂度和功耗. 这种电路结构通过了Matlab的行为级仿真，ASIC全定制实现并流片，该结构也通过VHDL综合实现验证，最后给出的测试结果表明该电路具有良好的性能，可应用于单片千兆赫兹级低功耗CMOS频率综合器中.