CMOS Serial Transceiver with Half-Rate Architecture
一种采用半速结构的CMOS串行数据收发器的设计

设计了一种单片集成的CMOS串行数据收发器．该收发器用于线上速率为1.25Gb/s的千兆以太网中，全集成了发送和接收的功能，主要由时钟发生器、时钟数据恢复电路、并串／串并转换电路、线驱动器和均衡器组成．为了降低系统设计难度和电路功耗，收发器采用了半速率时钟结构．电路采用1.8V 0.18μm 1P6M CMOS数字工艺，芯片面积为2.0mm×1.9mm．经Cadence Spectre仿真验证以及流片测试，电路工作正常，功能良好．