%0 Journal Article
%T CMOS Serial Transceiver with Half-Rate Architecture<br>一种采用半速结构的CMOS串行数据收发器的设计
%A Huang Lin
%A Guo Gan
%A Ye Jinghua
%A Chen Yihui
%A and Hong Zhiliang
%A <br>黄林
%A 郭淦
%A 叶菁华
%A 陈一辉
%A 洪志良
%J 半导体学报
%D 2005
%I 
%X 设计了一种单片集成的CMOS串行数据收发器．该收发器用于线上速率为1.25Gb/s的千兆以太网中，全集成了发送和接收的功能，主要由时钟发生器、时钟数据恢复电路、并串／串并转换电路、线驱动器和均衡器组成．为了降低系统设计难度和电路功耗，收发器采用了半速率时钟结构．电路采用1.8V 0.18μm 1P6M CMOS数字工艺，芯片面积为2.0mm×1.9mm．经Cadence Spectre仿真验证以及流片测试，电路工作正常，功能良好．
%K transceiver
%K clock generator
%K clock and data recovery
%K line-driver
%K equalizer
%K serializer/deserializer<br>收发器
%K 时钟发生器
%K 时钟数据恢复
%K 线驱动器
%K 均衡器
%K 并串/串并转换
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=D4F66558279C0CAB&yid=2DD7160C83D0ACED&vid=96C778EE049EE47D&iid=CA4FD0336C81A37A&sid=F1A8654ADB4E656E&eid=50BBDFAC8381694B&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=9