An 8-bit 100-MS/s pipelined ADC without dedicated sample-and-hold amplifier
一个不含有传统采样保持放大器的8位100兆采样率流水线模数转换器

本文实现了一个省去传统的采样保持模块的8位100兆采样率流水线模数转换器(ADC)。与包含传统采样保持模块的相同指标的流水线ADC相比，品质因子(FoM)和面积分别降低了21%和12%。提出了一种余量增益放大器(MDAC)中运放的闭环带宽(BWclose)的模型，并通过晶体管级仿真验证了该模型。本设计采用0.18μm 1P6M CMOS混合信号工艺实现，测试结果显示，当采样率为100兆时，输入信号1MHz和80MHz对应的分辨率分别为7.43bit和6.94位，包括内置参考电压/电流源的静态功耗为23.4mW，品质因子为0.85pJ/step，面积为0.53mm2，积分非线性(INL)和差分非线性(DNL)分别为-0.99~0.76LSB，-0.49~0.56LSB。