%0 Journal Article
%T An 8-bit 100-MS/s pipelined ADC without dedicated sample-and-hold amplifier<br>一个不含有传统采样保持放大器的8位100兆采样率流水线模数转换器
%A Zhang Zhang
%A Yuan Yudan
%A Guo Yawei
%A Cheng Xu
%A Zeng Xiaoyang
%A <br>张章
%A 袁宇丹
%A 郭亚炜
%A 程旭
%A 曾晓洋
%J 半导体学报
%D 2010
%I 
%X 本文实现了一个省去传统的采样保持模块的8位100兆采样率流水线模数转换器(ADC)。与包含传统采样保持模块的相同指标的流水线ADC相比，品质因子(FoM)和面积分别降低了21%和12%。提出了一种余量增益放大器(MDAC)中运放的闭环带宽(BWclose)的模型，并通过晶体管级仿真验证了该模型。本设计采用0.18μm 1P6M CMOS混合信号工艺实现，测试结果显示，当采样率为100兆时，输入信号1MHz和80MHz对应的分辨率分别为7.43bit和6.94位，包括内置参考电压/电流源的静态功耗为23.4mW，品质因子为0.85pJ/step，面积为0.53mm2，积分非线性(INL)和差分非线性(DNL)分别为-0.99~0.76LSB，-0.49~0.56LSB。
%K analog-to-digital converter
%K pipelined
%K removing dedicated SHA
%K close-bandwidth
%K figure-of-merit<br>模数转换器，流水线，移除传统采样保持放大器，闭环带宽建模，品质因子
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=84AFC7AA64A287A8305F19521AC6AC95&yid=140ECF96957D60B2&vid=4AD960B5AD2D111A&iid=DF92D298D3FF1E6E&sid=4D0C49B80E25AA3B&eid=B31275AF3241DB2D&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=0