全流水架构MD5算法在拟态计算机上的实现及改进

摘要 MD5算法在网络安全方面具有十分重要的意义和广泛的应用.在硬件平台实现MD5算法时，时钟频率和数据吞吐量是衡量算法性能的两个重要因素.为了提高算法的时钟频率和吞吐量，使效率最大化，本文以拟态计算机为实验平台，在MD5算法循环迭代过程中建立相应寄存器组模块负责传值，配合流水线实现全流水架构的MD5算法.同时在全流水基础上加入双端口RAM负责输入端的读写，并采用保留进位加法器对算法优化改进.实验结果表明，算法的时钟频率和数据吞吐量分别达到241.6MHz和123.7Gbps，性能相比较其他平台有显著提高，且能效比比通用服务器提高了63倍.