一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环

提出了一种采用pipeline ΔΣ时间 数字转换器的全数字锁相环。提出的pipeline ΔΣ时间 数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6 ps的高分辨率。其中，MASH 1 1 1 结构的ΔΣ调制器实现了三阶噪声整形的效果。该全数字锁相环电路采用0.13 μm CMOS工艺进行了流片，测试结果显示：芯片总功耗为12 mW，带内和带外相位噪声分别为-91 dBc/Hz@10 kHz和-128 dBc/Hz@1 MHz，RMS抖动和峰峰抖动值分别为2.9 ps和21.5 ps。