ddr3时序分析与设计

ddr3存储器已经成为目前服务器和计算机系统的主流应用，虽然ddr3采用双参考电压片上校准引擎、动态odt,fly-by拓扑以及writ}leveling等技术在一定程度上提高了信号完整性，但其时序的分析与设计实现仍然比较困难。针对某自研处理器及服务器主板设计，简要介绍了ddr3源同步信号传输的基本原理，使用时域信号仿真工具，量化分析了ddr3系统通道中影响时序的主要因素，并对ddr3的写操作时序进行了分析与裕量计算。仿真结果表明，信号占空比失真程度随着信号odt值的改变和同时开关的i/o数目增加加剧了3%~5%，而串扰引入的时序偏料可达218ps.