嵌入式sram的低功耗优化及测试

为了降低sram的功耗，提出了一种优化的sram。对改变较快的输入端引入操作数隔离技术，对比较电路的多位数据进行总线数据分割;给较大的时钟网络增加门控时钟，引入多种电源控制模式并增加隔离逻辑;将sram64kx32分解为8个sram8kx32子块，由八选一逻辑通过各子块的片选信号相连，使得同时只有一个子块处于读写状态。将优化的sram64kx32应用到soc中，并通过增加旁路逻辑来测试各部分功耗。该soc经90nmcmos工艺成功流片。测试结果表明，优化的sram64kx32功耗降低了29.569%，面积仅增加了0.836%。