基于cordic算法的高精度浮点对称矩阵特征值分解的fpga实现

为了提高实对称矩阵特征值分解算法的速度,在fpga上设计并实现了符合ieee-754标准的单精度浮点(32-bit)cordic算法,以在保证运算精度的前提下,最大限度地优化资源和速度。整个设计是在xilinx公司的spartan-3xc3sd1800a-5fpga上实现的。测试结果显示:1)对于3*3的实对称矩阵(每个矩阵元素是32-bit浮点数),精度达到2－20;2)设计实现的结构占用2467个slices,占芯片总资源的14%,最高运行时钟频率达到154mhz。