基于simd部件的四倍精度浮点乘加器设计

如何减少四倍精度浮点运算的硬件开销和延迟是需要解决的重要问题。为减少四倍精度乘加器的硬件开销,基于支持64位×4的双精度浮点simdfma部件,设计并实现了一种新的四倍精度浮点乘加器(qpfma),来支持4种浮点乘加运算和乘法、加减法、比较运算,运算延迟为7拍。通过将四倍精度113位×113位尾数乘法器分解为4个57位×57位乘法器来共享双精度浮点simdfma部件的53位×53位乘法器,显著减少了实现qpfma的硬件开销。基于65nm工艺的逻辑综合结果表明,该qpfma频率可达1.1ghz,面积是常规qpfma设计的42.71％,仅与一个双精度浮点乘加器相当。与现有的qpfma设计相比,相当工艺和频率下,其运算延迟减少了3拍,门数减少了65.96％。