250mhz时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(pll)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了pll的输出抖动.给出了一个采用1stsilicon0.25μm标准cmos工艺设计的250mhz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25mhz)的绝对抖动峰峰值分别为358ps和250ps.测试结果表明该行为级仿真方法可以较好地对pll的输出抖动做出评估.