一种有效缩减AES算法S盒面积的组合逻辑优化设计

通过对AES算法S盒构造原理的研究，利用其中仿射变换的系数具有循环移位的周期性特点对电路结构进行改进，提出一种面积优化的AES算法S盒组合逻辑电路设计方法。该方法基于流水线技术，采用倍频复用的电路结构，较传统结构减少了逻辑资源的使用。经过EDA工具综合仿真和实际系统验证，该方法比Wolkerstorfer和Satoh的S盒有限域实现的硬件规模分别缩减了47.53%和41.49%，比Morioka的S盒真值表实现的硬件规模缩减了21.43%。该设计方案已成功用于一种基于FPGA实现的密码专用处理器设计中。