JPEG2000算术编码器的算法优化和VLSI设计

研究了JPEG2000算术编码器的算法和电路实现.提出了重归一化规程的一种新的顺序结构,通过添加独立的总移位次数预测规程,使得编码算法可以一次性顺序完成当前上下文的处理.据此设计了具有从流水线的三级流水线电路结构,流水线用于处理无编码字节输出的常规情况,从流水线单独处理编码字节的输出,从而有效缩短了各级电路的关键路径延时.基于TSMC0.18μm工艺的综合结果表明,系统时钟频率为578MHz,吞吐量约为520Msymbols/s.与采用相同工艺的国内外研究成果相比,分别提升了40%和26%以上.