无失真并行数据压缩的脉动阵列ASIC设计

本文提出适用于无失真并行数据压缩的超大规模ASIC的逻辑电路设计.与其他传统的串行或小规模并行无失真数据压缩的硬件或软件方法相比,本文的Systolic阵列结构有更好的并行性、实时性和普适性.对ASIC的时序和功能进行的模拟验证,证明了逻辑和电路设计的正确性和有效性.