跳频系统中Turbo码译码器的FPGA实现

给出了跳频系统中Turbo码译码器的FPGA(fieldprogrammablegatearray)实现方案.译码器采用了Max-Log-Map译码算法和模块化的设计方法,可以对不同帧长的Turbo码进行译码.在Xilinx公司的FPGA芯片xc3s2000-4fg676上实现了帧长可变的Turbo译码器.在帧长为1024bit、迭代5次条件下,该译码器时延为0.812ms,数据吞吐量为1.261Mbit/s.分别在高斯白噪声和部分频带噪声干扰两种信道环境中测试该Turbo码译码器的误码率性