Eine verlustleistungsoptimierte Dezimator-Architektur für kaskadierte Sigma-Delta Analog-Digital Umsetzer

Dieser Beitrag stellt einen neuartigen Ansatz einer leistungsf higen Dezimator-Architektur f¨ur kaskadierte Sigma-Delta Modulatoren vor. Die Besonderheit der dargestellten Struktur ist die Integration der Rekombinationslogik kaskadierter Modulatoren und der Korrektur des Verst rkungsfehlers zeitkontinuierlicher (continuous time, CT) Modulatoren in die erste Stufe des Dezimators. Der Entwurf einer passenden Filtertopologie wird abgeleitet, analysiert und durch Simulationen verifiziert. Die vorgeschlagene Struktur wird mit einer herk¨ommlichen Implementierung verglichen. Das Ergebnis dieses Vergleiches ist eine Verbesserung der Effizienz um Dekaden.