Design and analysis of a bang-bang PLL for 6.25 Gbps SerDes
6.25 Gbps SERDES 用 bang-bang 锁相环的分析与设计

本文首先分析了bang-bang 锁相环路的非线性，推导出三阶等效电路模型以估计环路设计参数。并且给出了推荐的晶体管级电路结构：其中鉴相器采用Alexander PD，由基于电流模逻辑的四个主从D触发器和两个异或门构成；异或门采用无负载结构；基于系统对抖动的指标要求，振荡器采用电感电容结构；简化的电压转电流结构代替传统的电荷泵驱动环路滤波器；环路滤波器是保证该非线性环路稳定性的关键，这里给出滤波器参数设计的详细描述。该电路采用0.18 CMOS 工艺实现，芯片面积为0.5 mm2. 其中电源电压为1.8 V，功耗 81 mW。VCO压控增益为270 MHz/V。输出频率范围为2.995 GHz 到3.35 GHz，相位噪声为-118.38 dBc/Hz @ 1 MHz。