分级的时延驱动布局算法

本文针对门阵列和标准单元设计系统提出一种分级的时延驱动布局算法，以前的时延驱动布局算法除了文献22]以外都不是分级的，因而运算时间很长，而且最长路径上的信号延迟达不到最优；而文献22]的算法只能处理时序关系是DAG图（有向无环图）的电路，也就是说，电路中不能包含寄存器元件，本文的算法是适用于一般的电路．与RITUAL／Tiger系统比较，我们用比较短的运算时间得到了较小的信号延迟．