A low-jitter RF PLL frequency synthesizer with high-speed mixed-signal down-scaling circuits
基于高速数模混合下分频模块实现的低抖动频率综合器

论文采用高速数模混编的下分频模块实现了一个低抖动射频锁相环频率综合器。在设计中采用了多项电路技术以提高锁相环系统中高速数模混合下分频模块的设计复杂度并提升了电路的性能。提出了一种改进型D-latch以提高下分频模块中的双模分频器速度与驱动能力。通过在双模分频器中将“或”逻辑门与D-latch整合，在降低了D触发器与逻辑门间的工作延迟的同时也降低了电路的复杂度。下分频模块中的可编程分频器采用了基于标准深亚微米CMOS单元库与更为精确的线负载模型的新设计方法实现。此外，锁相环中的电荷泵采用了改进的电路结构以提高其电流匹配度从而降低整个系统的抖动。芯片采用TSMC 0.18μm CMOS工艺实现。测试结果表明，所测得的频率综合器的在距离其中心频率100kHz处的相位噪声为-101.52 dBc/ Hz。所测得的系统的输出的RMS抖动仅为3.3ps。电源电压为1.8V时，功耗仅为36mW。