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哈尔滨工业大学学报 2012
FPGA的AES高速处理模型设计DOI: 10.11918/j.issn.0367-6234.2012.03.025, PP. 128-131 Abstract: 为了提高AES的处理速度,提出了AES的全流水线设计思想．通过对全流水线路径上相应MEM资源和逻辑资源的深入分析,找出制约数据块工作效率的因素,采用双通道运算模型,创建各流水线节点的高速模型,实现AES的全流水线设计．实验结果表明:在EP4CE40F29C8的FPGA芯片上执行AES加解密运算,其吞吐量达到7.2Gbps．在全流水线架构下,双通道的设计思想使得流水线上的所有数据块处于高效工作状态,系统在低成本的前提下实现了性能的大幅提高．
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