%0 Journal Article
%T 一种智能变电站合并单元关键环节的实现方法
%A 周水斌
%A 李英明
%A 赵应兵
%A 郑拓夫
%A 闫志辉
%A 陈玉峰
%J 电力系统自动化
%D 2013
%X 针对智能变电站中对合并单元时间性能指标上较高的技术要求，文中通过对由插值算法进行同步的合并单元实现原理的具体分析，充分利用PowerPC的计算能力和现场可编程门阵列（FPGA）的并行处理能力，将整个系统分成多个模块，并通过模块间的相互配合，提出一种具体的合并单元关键环节的设计方案。在该方案中，通过对连续有效秒脉冲间隔的统计和记录，来实现高精度的守时模块，并利用灵活设置的定时器中断周期，来对合并单元的重采样时刻进行动态调整，使之与外部对时信号同步。同时通过对输出延时的分解及FPGA的缓存功能，精确实现了SV9-2报文的等间隔输出
%K 智能变电站
%K 合并单元
%K 插值算法
%K 同步
%K 守时
%K 输出延时
%K smart substation
%K merging unit
%K interpolation algorithm
%K synchronization
%K time-keeping
%K output delay
%U http://www.aeps-info.com/aeps/article/abstract/201210246?st=article_issue