%0 Journal Article
%T 90nm CMOS工艺高速锁相环设计与优化
%A 仲顺安
%A 王兴华
%A 王征晨
%J 北京理工大学学报
%D 2018
%R 10.15918/j.tbit1001-0645.2018.01.010
%X 基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能，分析了差分电荷泵和LC压控振荡器的相位噪声，并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明，在频偏1MHz处的相位噪声为-90dBc，参考杂散为-56.797dBc
%K 锁相环 电荷泵 LC压控振荡器 相位噪声
%U http://journal.bit.edu.cn/zr/ch/reader/view_abstract.aspx?file_no=20180110&flag=1