%0 Journal Article
%T ldpc码硬件仿真平台的fpga实现
%A 沙金*
%J 南京大学学报(自然科学)
%D 2014
%R 10.13232/j.cnki.jnju.2014.03.011
%X 低密度奇偶校验（ldpc）码的误码平底现象一直是研究的热点。软件仿真评估ldpc码的纠错能力大约能达到200kbps左右的吞吐率，需要10才能仿真到10-7水平。基于硬件加速技术的性能仿真能够大大加快仿真速度，可以比软件仿真快10000倍以上，使误码平底的实验研究成为可能。本文采用fpga实现了ldpc码的硬件仿真平台，整个系统的吞吐率达120mbps，使仿真速度大大提升。给出了硬件仿真系统的整体架构以及编码器，解码器，高斯白噪声产生器等主要模块的结构和资源消耗。
%K ldpc码
%K 误码平底
%K 解码器
%K 架构
%K fpga
%U http://jns.nju.edu.cn/oa/DArticle.aspx?type=view&id=201404028