%0 Journal Article
%T 一种通用分频器的设计与CPLD实现
%A 程耀林
%J 中南民族大学学报(自然科学版)
%D 2008
%X 提出了一种通用分频器的设计与采用CPLD实现的方法,该分频器有较强的通用性,使用方便,它只有一个控制信号即分频比,分频比大小没有限制、可调,无论分频比为奇数或者偶数时,其分频时钟都可实现均匀(即等占空比).给出了设计方案及其原理,提供了一个CPLD设计实例,使用了Verilog-HDL语言进行设计,并在MAX PLUS软件上进行了仿真,提供了仿真结果和占空比公式,仿真结果表明:这种分频器是可以实现的.
%K 分频器
%K 可调分频比
%K 等占空比
%K 复杂可编程逻辑器件
%U http://znzk.scuec.edu.cn/ch/reader/view_abstract.aspx?file_no=200804121&flag=1