%0 Journal Article
%T 基于多值逻辑的8位条件和加法器
%A 吴海霞
%A 屈晓楠
%A 赵显利
%A 仲顺安
%A 夏乾斌
%J 北京理工大学学报
%D 2012
%X 针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μmCMOS工艺下,电源电压为1.8V,时钟频率为100MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8mW,高位和的平均延迟为0.689ns,高位进位的平均延时是0.452ns,所用晶体管数是636.
%K 多值逻辑
%K 多值电流模
%K 条件和加法运算
%U http://journal.bit.edu.cn/zr/ch/reader/view_abstract.aspx?file_no=20120612&flag=1