%0 Journal Article
%T 数字匹配滤波器的递归折叠实现
%A 沈业兵
%A 安建平
%A 王爱华
%J 北京理工大学学报
%D 2006
%X 针对数字匹配滤波器(DMF)的FPGA实现提出一种优化结构.利用16位移位寄存器(SRL16E)的存储潜力,设计递归延迟线(RDL);再利用RDL抽头个数倍减而抽头样本速率倍增的特点和时分复用技术,提出DMF的递归折叠结构.该结构以提高工作时钟频率为代价,增大延迟线的采样率以及相关运算单元的吞吐率,从而成倍降低DMF的资源消耗.当采用1/4递归折叠结构时,资源消耗仅为优化前的1/3.
%K 数字匹配滤波器
%K 递归延迟线
%K 折叠DMF
%K 时分复用
%U http://journal.bit.edu.cn/zr/ch/reader/view_abstract.aspx?file_no=20060820&flag=1