%0 Journal Article
%T 基于FPGA的准循环LDPC码低时延译码器设计
%A 雷瑾亮
%A 陈洪美
%A 王爱华
%J 北京理工大学学报
%D 2013
%X 针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构.该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延.该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量.与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.
%K 准循环LDPC码
%K 低时延译码
%K FPGA实现
%K 流水线
%U http://journal.bit.edu.cn/zr/ch/reader/view_abstract.aspx?file_no=20130715&flag=1