%0 Journal Article
%T 门时滞故障的可测性分析
%A 王勇
%A 陈光Ju
%J 计算机科学
%D 1998
%I 
%X 测试问题日益成为VLSI发展中的瓶颈问题,为了减少测试的困难,人们普遍接受的途径是在设计过程中就考虑电路的可测性,即采用可测性设计(DesLgn fo:Testab;lity)方法以减低测试成本。在可测性设计过程中可测性分析是极其重要的一环,所谓可测性是一种定量的测度,表示系统测试难易或测试性价比合理的程度。通过可测性分析人们可以找出电路中较难测试的区域,以便修改设计,降低
%K VLSI
%K 门时滞故障
%K 可测性
%K 集成电路
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=8240383F08CE46C8B05036380D75B607&jid=64A12D73428C8B8DBFB978D04DFEB3C1&aid=CBC713FA3508C8FB791B039872BFA8A0&yid=8CAA3A429E3EA654&vid=C5154311167311FE&iid=94C357A881DFC066&sid=B344543C2864D684&eid=28F8B56DB6BEE30E&journal_id=1002-137X&journal_name=计算机科学&referenced_num=0&reference_num=0