%0 Journal Article
%T A 12-bit 100 MS/s pipelined ADC with digital background calibration<br>采用后台数字校准的12位100MHz流水线模数转换器
%A Zhou Liren
%A Luo Lei
%A Ye Fan
%A Xu Jun
%A Ren Junyan
%A <br>周立人
%A 罗磊
%A 叶凡
%A 许俊
%A 任俊彦
%J 半导体学报
%D 2009
%I 
%X 介绍了一个采用数字后台校准算法的12位100MHz流水线模数转换器。在不改变余量增益放大器结构的情况下实现大幅度校准信号注入。测试结果表明，在100MHz采样频率下，只需要约3秒就可以完成对转换器的校准。校准之后，当输入信号为2MHz时，无杂散动态范围达到85 dB，信噪失真比达到66dB。积分非线性经过校准后从1.9 LSB提高到0.6 LSB。芯片采用0.18μm 混合信号CMOS工艺实现，芯片面积为2.3×1.6 mm2，功耗为205mW。
%K pipelined analog-to-digital converter
%K background calibration
%K digital calibration
%K capacitor mismatch
%K finite op-amp gain<br>流水线模数转换器
%K 后台校准
%K 数字校准
%K 电容失配
%K 有限运放增益
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=991F986F8C20046DD6174B846A64FD61&yid=DE12191FBD62783C&vid=340AC2BF8E7AB4FD&iid=708DD6B15D2464E8&sid=F832D0822C33CD26&eid=94C357A881DFC066&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=0