%0 Journal Article
%T A 10bit 100MS/s Pipelined ADC with an Improved 1.5bit/Stage Architecture<br>采用改进型1.5位/级结构的10位100MHz流水线模数转换器
%A Ye Fan
%A Shi Yufeng
%A Guo Yao
%A Luo Lei
%A Xu Jun
%A Ren Junyan
%A <br>叶凡
%A 施宇峰
%A 过瑶
%A 罗磊
%A 许俊
%A 任俊彦
%J 半导体学报
%D 2008
%I 
%X 介绍了一个采用改进型1.5位/级结构的10位100MHz流水线结构模数转换器. 测试结果表明，模数转换器的信噪失真比最高可以达到57dB,在100MHz输入时钟下，输入信号为57MHz的奈奎斯特频率时，信噪失真比仍然可以达到51dB. 模数转换器的差分非线性和积分非线性分别为0.3LSB和1.0LSB. 电路采用0.18μm 混合信号CMOS工艺实现，芯片面积为0.76mm2.
%K analog-to-digital converter
%K pipeline
%K improved 1
%K 5bit/stage architecture<br>模数转换器
%K 流水线结构
%K 改进型1.5位/级结构
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=BA5C4CA2FDA898464BF93CA4E0A6E864&yid=67289AFF6305E306&vid=771469D9D58C34FF&iid=59906B3B2830C2C5&sid=FEF00899D12E9D20&eid=1753BFD24BFEB058&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=5