%0 Journal Article
%T Optimization design of a full asynchronous pipeline circuit based on null convention logic<br>一种零协议逻辑全异步流水线电路的优化设计研究
%A Guan Xuguang
%A Zhou Duan
%A Yang Yintang
%A <br>管旭光
%A 周端
%A 杨银堂
%J 半导体学报
%D 2009
%I 
%X 本文提出了一种改善零协议逻辑(Null Convention Logic)异步流水线电路性能的设计方案，通过采用并行处理模式使流水线中的并行组合逻辑模块交替工作在NULL和DATA模式下，减少了上一级NCL异步寄存器对组合逻辑输出的NULL和DATA信号的完成等待时间，增加了流水线单位时间内的数据处理量。在0.18μm CMOS工艺下对基于不同位宽的异步全加器为异步组合逻辑模块的新型异步流水线进行了仿真分析。结果显示，新的流水线设计方案在基于6位异步全加器为组合逻辑模块的情况下，吞吐量增加了72.4%。此设计方案具有高吞吐量，延时不敏感的优点，适用于高速异步设计。
%K NCL
%K 异步电路
%K 自定时电路
%K 高速异步流水线
%K 并行处理
%U http://www.alljournals.cn/get_abstract_url.aspx?pcid=5B3AB970F71A803DEACDC0559115BFCF0A068CD97DD29835&cid=1319827C0C74AAE8D654BEA21B7F54D3&jid=025C8057C4D37C4BA0041DC7DE7C758F&aid=6433D665F77AD9B70C9C2C91D4AC817B&yid=DE12191FBD62783C&vid=340AC2BF8E7AB4FD&iid=DF92D298D3FF1E6E&sid=DF0333C789A08DAF&eid=B31275AF3241DB2D&journal_id=1674-4926&journal_name=半导体学报&referenced_num=0&reference_num=0